半小时讲透华为韬(τ)定律（轻科技）

华为韬（τ）定律：后摩尔时代的芯片演进新范式（2026/87） 有这样一个生动的行业隐喻：路的宽度存在物理极限，但交通系统的优化空间永无穷尽。 这正是华为韬（τ）定律的核心内核。 2026 年 5 月 25 日，在上海举办的 IEEE ISCAS 国际电路与系统研讨会上，华为何庭波发表主旨演讲《半导体新路径探索与实践》，正式推出韬（τ）定律、时间缩微理论、逻辑折叠整套全新技术体系，同日在 ChinaXiv 平台发布配套论文《A Time Scaling Theory for Multi‑Layer Electronic Systems》，为陷入瓶颈的全球半导体产业，开辟出后摩尔时代的全新演进路径。 一、摩尔定律：走过六十年，抵达物理与经济双极限 1965 年，戈登・摩尔提出摩尔定律，成为主导半导体产业半个多世纪的核心准则。 其核心逻辑是几何缩微：依托光刻技术迭代，持续缩小晶体管物理尺寸，实现每 18 至 24 个月芯片单位面积的晶体管数量翻倍，以此达成性能提升、功耗与成本优化的效果。这套模式高度依赖ASML的EUV极紫外光刻机，成唯一路径。 通俗而言，就像在固定大小的房间里，不断把家具做小、密集摆放，靠空间压缩提升容量与效率。 但发展至今，7nm 及以下先进制程已然触顶：一方面面临量子隧穿效应带来的漏电物理瓶颈，尺寸再小便无法稳定工作，遇到物理极限（量子隧穿漏电）；另一方面先进制程研发、建厂成本暴涨，性能提升的边际收益持续衰减。 使用摩尔定律，单纯追赶摩尔定律，依赖摩尔定律的老路，已然走至尽头。行业需要优化，给芯片搭建能迭代的 “高架桥”，缓解地面‘交通拥堵’。 同时，传统二维芯片架构存在天然的N² 与 N 核心矛盾： 随着芯片做大，算力按面积增长——面积是边长的平方，所以是N²。但带宽、供电、互连只能沿着芯片的边缘布置，边缘是周长，增长速度是N。一个是二次方增长，一个是线性增长。 简单来说，这两个比喻说的是同一件事： “n的平方”：指摩尔定律的效果，芯片尺寸每缩小到原来的 0.7倍，面积就减半，集成的晶体管数量就能翻倍（因为 0.7 × 0.7 ≈ 0.5）。 ·“n的矛盾”：指这条路现在已经走不通了。晶体管太小会漏电（物理墙），而且新工艺太贵（经济墙），花大钱只能换来微小提升。 华为“韬定律”的解法，就是不再死磕“越做越小”，而是转向“越做越快”（压缩信号传输时间 τ），从而绕开这个矛盾。 综上， 传统芯片：所有门电路平铺在同一层硅平面，信号需要长距离横向走线，走线越长延迟越大。 逻辑折叠：把关键路径的基础门电路纵向拆开，垂直堆叠到多层有源硅层，用超细键合垂直互联，大幅缩短信号线长度，降低RC延迟，提升主频与等效密度。 二、韬（τ）定律：从空间缩微，转向时间缩微 面对摩尔定律的时代瓶颈，华为韬（τ）定律彻底重构芯片优化逻辑：放弃极致压缩物理空间，转向极致压缩系统时间。 韬定律以统一的时间常数τ（RC 信号传输延迟） 为核心优化标尺，打破了以往器件、电路、芯片、系统各层优化标准割裂的困境。τ 的尺度跨越 12 个数量级，覆盖从晶体管皮秒级的开关延迟，到数据中心秒级的响应延迟，让工艺工程师、电路设计师、系统架构师拥有了统一的优化语言，实现全层级协同迭代。 这套时间缩微理论的核心逻辑十分清晰：不再执着于将晶体管做得更小，而是在现有成熟工艺基础上，通过全栈软硬协同优化，最大程度缩短信号传输、运算、响应的全过程耗时。 沿用生活作比喻：不再改动家具尺寸，而是重构布局、缩短动线，让信号 “少跑路、快通行”，从根源提升整体运行效率。优化体系贯穿晶体管器件层、电路层、芯片层、整机系统层，实现全方位、立体化的性能升级。 关于核心技术逻辑折叠 逻辑折叠，是韬定律落地的核心工程手段，彻底颠覆传统芯片的二维平面架构。 传统芯片将所有电路、逻辑单元平铺在单层硅平面上，信号需要长距离横向走线，走线越长、电阻电容延迟越高，卡顿与损耗越严重。 而逻辑折叠，本质是 “电路盖楼”：将关键路径的基础逻辑单元纵向拆分、垂直堆叠为多层有源硅层，通过超细垂直互联技术替代冗长的横向走线，大幅缩短信号传输距离、降低 RC 延迟，在不依赖先进制程的前提下，提升芯片主频与等效集成密度。 区别于普通 3D 封装仅堆叠完整芯片模块的模式，逻辑折叠是基础电路单元级的三维重构，是架构层面的根本性创新。 关于未来 从依赖空间内卷的摩尔时代，到依托时间优化、架构革新的韬式新时代，半导体产业的演进逻辑已然改写。 最后，还是以她的演讲稿主旨作收尾，发出科研号召：半导体行业没有任何一家机构能够独自解决全部难题，韬定律的完善需要多方力量，邀请全球科学家、工程师共同参与后摩尔时代新路径的探索。论文文末也表述：本文既是一份来自前线的报告，也是一份邀请。 旧路行尽，新途始发，未来，已来。 完 2026.06.22