FPGA/CPLD應用技術（Verilog語言版）
王靜霞主編
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王靜霞主編
本書以工作任務爲導向，系統介紹了可編程邏輯器件基本結構、Verilog語言設計基礎、組合邏輯電路設計方法、時序邏輯電路設計方法、狀態機基本概念以及數字系統設計實踐和經驗。全書共安排了24個工作任務，由工作任務入手，引入相關知識和理論，通過技能訓練引出相關概念、設計技巧，體現做中學、學中練的教學思路。在敘述方式上，本書避免整頁的長篇大論方式，引入了與實踐相關的圖、表、小提示、小問答、小經驗、小知識等內容形式。
涵蓋全面，內容詳實。 幾個缺點是，首先，有時候章節編排的先後邏輯性不夠，以及存在重複囉嗦、反覆提到的內容，而有時候一些技術細節顯然不如其他同類教材詳實——針對此，建議搭配hdlbits等免費在線教程來學習，查漏補缺。 其次，使用的聲明方式是Verilog-1995的風格，而非2001之後的風格，比較老舊和囉嗦。 最後，代碼經常有時候縮進，有時候忘記了縮進。
纔到第二章剛開始。後面就不能看了。
很詳細，裏面的小知識也很有用，我感覺只要看了就能學會。有C語言基礎的上手會很快。